| 研究概要 |
今年度は, チップ内およびチップ間ばらつきの利用により, 再構成デバイスの速度を向上させる手法を提案した. 再構成デバイスでは「製造後に回路の構成を決定する特性」がある. 本研究では再構成デバイスのこうした特性に着目し, 配置配線を最適化することで, チップ内のばらつきを利用した速度向上を実現する. さらにチップ間ばらつきも考慮した速度向上手法を検討した. チップ間ばらつきは各チップのばらつき量に応じて, 電源電圧割当てを行うASV(Adaptive Supply Voltage)により補償し, 歩留まりを高める. またパス遅延に応じて2系統の電圧の割り当てるDual-VDD手法をASVと併用することで, 速度向上を実現する. 各手法の効果を評価するために, 全チップの平均遅延値の改善量を定量的に見積りを行った. チップ内ばらつき利用手法では, チップ内ランダムばらつき成分σrandを用いると, 1.47σrand以上の改善が見込まれる. チップ間ばらつき利用手法では, 全チップのチップ間成分σD2Dを用いると, 0.5σD2Dの改善する. Dual-VDD手法では, 平均の遅延が18%削減する.
チップ内およびチップ問ばらつき利用手法は, ばらつきの拡大とともに効果が高まり, Dual-VDDは適用効果が特に高い. 実際の回路に即した評価を行うため, 回路実装から遅延・消費電力の計算まで仮想的に再現可能な回路モデルを構築した. チップ内ばらつき利用手法でσrand, チップ間ばらつき利用手法で0.5σD2D, Dual-VDD手法で17.8%の平均遅延値が改善され有効性が確認できた. 全手法を適用した場合では, 平均遅延値では23.7%の改善, 標準偏差も0.75σD2D削減でき, 各手法を統合的に用いることで高い速度向上効果が実現できた.
|
