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本研究においては、ナノ・マイクロ技術を駆使することにより、空間分解能が10μmに達する高分解電荷密度分布測定システムを構築し、従来の手法では測定不可能であった帯電・放電現象の高分解計測を行い、絶縁物の帯電機構および沿面放電進展機構を解明することを目的とする。
具体的な測定ターゲットは、(A)GISモデルコーンスペーサの直流帯電現象と(B)厚さ数μmの誘電体上を進展する沿面放電現象としている。
(A)については、昨年度までに構築した帯電測定システムを用いて、大気圧SF6ガス中において直流電界下のGISモデルスペーサ帯電現象の測定を行った。その結果、スペーサ保管時に湿度管理を行うことにより、表面抵抗値を十分高い値に保持し帯電の時定数を長くできることに加え、表面抵抗分布のばらつきも抑えられ帯電絶対量が低下することがわかった。
一方(B)については、初年度に厚さ5μm以下の薄膜上の沿面放電現象ならば、表面電位計の直径を4μm以下とすることで、10μmに達する分解能を得る見込みを得、昨年度までに1μm幅の3つの検出電極構造および1対の沿面放電電極構造をSOIウェハ上に構成したプロトタイプセンサを自作している。このプロトタイプセンサには固有静電容量が大きいため出力が小さく、配線の引き回しにより放電印加時のノイズが重畳する欠点があった。これらの欠点に対処すべく、5×30μmの5つの検出電極、および1対の沿面放電電極をガラス基板上に配したセンサを作成した。センサ出力は、FETプローブを介してオシロスコープで読み取る形式である。測定系の応答特性を測定したところ、上記の欠点は解消されたが、FETプローブの入力抵抗により放電電荷(電圧)センサではなく放電電流センサとしてふるまうことが判明した。また、このような読み出し形式においては、センサ数が数個に限られる欠点ももつ。
これら読み出し形式の欠点を改良したセンサとして、CMOS読み出し回路集積型センサをさらに開発した。これは、CMOSチップ内の金属層構造を利用して、チップ内部及び表面にセンサ構造、放電電極構造を作りこんだ構造である。3月の当該期間終了後も引き続きその応答特性の測定を行っているところである。
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