研究課題
本研究の目的は、回路規模あたりの演算性能を最大にする演算器の開発である。近年、半導体プロセスの微細化に伴い、回路規模に比例する消費電力、すなわち静的な消費電力と動的な消費電力の割合は逆転しつつある。本研究ではこの点に着目し、回路規模あたりの演算性能という面から演算器の開発を行う。本研究で提案する演算器は、演算に含まれるビットレベル並列性に着目し、この並列性をウェーブパイプライン化した低ビットの演算器を用いて利用する。これにより演算器の回路規模、および回路の静的な消費電力を大きく削減しつつ、演算を高速に実行することが可能になる。平成18年度は、低ビット演算器による高ビット演算方式の検討を行った。乗算には、部分積の圧縮過程に多くのビットレベル並列性が存在する。通常の乗算器では、これをWallace-Treeと呼ばれる桁上げ保存加算器を用いて利用し、高速な乗算を実現している。しかし、Wallace-Treeの回路規模は演算のビット数が増加するにつれ指数的に増加するため、高ビットの高速乗算器を実現するためには大規模な回路が必要となる。提案する演算器では、Wallace-Treeをウェーブパイプライン化し、小規模化を行うことで回路規模の大幅な削減と高速な乗算を同時に実現することを図った。提案手法を用いることにより、32-bit乗算器において26〜42%の回路規模を削減することに成功した。提案手法を用いることにより、32-bit乗算器において26〜42%の回路規模を削減することに成功した。
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