研究課題
平成19年度は、マルチクロックドメインコアに対して、消費電力制約下で短いテスト実行時間を達成可能なIEEE std. 1500に準拠したラッパー設計法を提案し、VLSIテストに関する国際会議である「IEEE VLSI Test Symposium」で発表を行い、2008年3月にIEICE Transactions on Information and Systemsに掲載された。また本年度は、マルチクロックドメイン・システムオンチップ(以下、SoC)におけるデータ転送の一つの実現方法であるネットワークオンチップ(以下、NoC)をベースとしたSoCを対象とした研究を行った。SoCに存在する既存のネットワークをテスト実行時に効率良く再利用することを目的としたコアに対するラッパー設計法、テストアーキテクチャおよびテストスケジューリング手法を提案した。これにより、小さい面積オーバーヘッドでテストアクセス機構の実現が可能となる。また、テスト実行時にNoCの帯域幅を効率良く複数のコアで共有することにより短いテスト実行時間の実現が可能となる。これらの成果をVLSI設計に関する国際会議である「IEEE European Test Symposium」や「IEEE Asian Test Symposium」等にて研究成果発表を行った。本年度は、各コアはシングルクロックドメインで設計され(ただし、コア毎に周波数は異なる)、NoCは同期式データ転送モデルで設計されているSoCを対象とした。しかし、NoCそのものの実現方法としては非同期式データ転送モデルを用いたものも数多く提案されており、提案手法は非同期式データ転送モデルにも応用可能であると考えられる。
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IEICE Transactions on Information and Systems Vol. E91-D, No. 3
ページ: 736-746
ページ: 807-814
ページ: 747-755
IEICE Transactions on Information and Systems (To appear)
