| 研究概要 |
本研究ではディープサブミクロン技術を想定した物理設計指向の高位合成アルゴリズムの構築と,その実装・実評価を目的とし,特に,平成18年度には第一段階の高位合成システム構築として,高位合成フローにてデータフローグラフ(DFG)のみを対象とした高位合成フェーズ,ならびに概略配置のみを対象とした物理合成フェーズを考えたアルゴリズムを構築した.具体的に,以下の研究成果をあげた.
(1)高位合成フェーズとして,まず,リストスケジューリングを基本に,機能モジュールの割り付けならびに機能モジュール間配線遅延情報を考慮することで,スケジューリングZFUバインディング同時処理手法を構築した.
(2)通常レジスタ,ならびに,レジスター体型機能モジュールによるレジスタを対象に,必要なレジスタの個数を算出し割り付けるレジスタアロケーション/バインディング手法を構築した.
(3)レジスター体型機能モジュールの制御を陽に採り入れたコントローラ合成に取り組んだ.ここでは,既存のEDAツールを適用することで,これを達成した.
(4)物理合成フェーズとして,配置アルゴリズムを構築する.第一段階では,既存アルゴリズムの適用を考え,シミュレーティッドアニーリング手法をベースとした配置アルゴリズムを採用した.
(5)機能モジュール間遅延情報の見積り手法を構築した.第一段階として,単純な経路長に基づく見積り手法を構築し,評価を行った.
以上の(1)〜(5)までのアルゴリズムを計算機上に実装し評価を行った結果,既存のアルゴリズムに比較して,アプリケーションの実行に必要な時間を同程度に維持したまま,1%〜5%程度のチップ面積を縮小することが確認できた.
今後,上記(2)のアルゴリズムの改善,ならびに(4)および(5)について検討を加え,精度よくなおかつ高速な手法の構築を試みる予定である.
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