| 研究概要 |
高位合成技術は,現在実用段階に至るまで成熟して来ているが,実用化段階の高位合成は,後工程となるフロアプラン,配置配線合成といった「物理合成」を完全に切り離して考えている.そのため,論理ゲート,論理モジュール間の配置関係や配線遅延情報を高位合成の段階では考慮できておらず,比較的近い将来,現在の高位合成技術は限界に到達するものと予想される.実用化に近いレベルにて,物理合成を陽に採り入れた高位合成システムに対する研究が急務と言える.
平成19年度は,次世代高位合成システムの構築にあたり,配線遅延の見積り手法に焦点を当てる.ディープサブミクロン技術を想定した上で,概略配置・配線の情報から,いかに高速に配線遅延を見積もるかという観点から,RC(抵抗・容量)だけでなく,L(インダクタ)を考慮した高速配線遅延見積もり手法に取り組む.以下の手順により研究を進めた.
(1)平成18年度の研究において構築された,レジスター体型機能モジュールを含む高位合成・物理合成最適化アルゴリズムに対し,各種データを適用させることで,その問題点および改良点および改良点を抽出する.また,特に配線モデルについて,その正当性を調査ならびに評価した.
(2)(1)の結果に基づき,2次集中定数回路モデルあるいは4次集中定数回路モデル,とRLC分布定数回路モデルとを回路シミュレーションによって比較する.その結果から,各モデルとシミュレーション近似の妥当性(処理時間と精度のトレードオフ)を検討した.
(3)(2)の結果から,ディープサブミクロン技術を想定した場合の配線遅延近似の方法を決定・アルゴリズム化した.
既存のアルゴリズムに比較して,アプリケーションの実行に必要な時間を同程度に維持したまま,10%程度のチップ面積を縮小することが確認できた.今後,上記(3)のアルゴリズムのさらなる改善を加える予定である.
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