| 研究概要 |
本研究では,1チップ内に実装される並列プロセッサアレイのディペンダビリティを向上させるために,故障プロセッサ(PE)の回避と配線遅延,チップの発熱の3つの問題を同時に考慮する新たな概念のシステム再構成方式を開発し,オンチップ自律再構成を実現する組込み回路の構成を明らかにする.本年度は,故障回避と配線遅延,発熱を同時に考慮することを可能にするために,システム再構成を最適化問題として定式化し,遺伝的アルゴリズム(GA)を用いて確率的に最適解を発見する手法を開発した.まず,プロセッサアレイの再構成問題に対して効率よくGAを適用可能にするために,再構成問題をアレイの行と列の経路選択問題であると捉え,故障PEに遭遇した際の回避方法を解候補として表現する手法を提案した.次に,チップ内の配線遅延をある一定値以下に抑えるために,PE間の最大接続距離の制約を考慮可能な最適化問題として定式化を行った.これにより,システム再構成の性能と配線遅延のトレードオフを評価することが可能となった.提案手法の有効性を検証するために,計算機シミュレーションにより従来の再構成法との比較を行った.GAを用いているため従来法よりも再構成時間が長くなるものの,プロセッサアレイのサイズが大きくなるにつれて,システムの収穫率が高く,縮退率が低く抑えられるという結果を得た.また,動作PEの発熱を考慮するために発熱および放熱量の計算法の調査を行い,得られた知見をもとに,最適化問題に組み込むためのモデル化を行っているところである.
今後は,開発した再構成方式に発熱モデルを込みこんだ手法をシミュレーションにより評価し,故障回避,配線遅延,チップの発熱の三者間のトレードオフを詳しく評価する予定である.また,チップ自身が自律的に再構成を行うための組込み回路の設計を進める予定である.
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