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日本の半導体産業の中心はSOC (System On a Chip)である。SOCは短期間設計、高性能、低消費電力、低コスト化が重要であるが、これらの要求を満たすには、自身の回路構成を自由に切替え可能なFPGA (Field Programmable Gate Array)とSOCを融合することが必須である。本研究の目的は、SOCに組込み可能な高速・高効率FPGAコアの創出である。
1.バーチャル配線の開発
マルチコンテクスト型動的再構成FPGAにおいて、異なるコンテクスト上に配置され、時間的に多重化した回路間を結ぶ配線のことをバーチャル配線と呼ぶ。バーチャル配線を実現するハードウェアとして、シフトレジスタ型TCM (Temporal Communication Module)を開発した。バーチャル信号の読出書込に約10サイクル必要な従来のTCMに対し、シフトレジスタ型TCMはこれを1サイクルで実行できる。
2.バーチャル配線アルゴリズムの開発
時間方向のバーチャル配線と実配線を融合した時空間配線ネットワーク上に回路を配置配線するアルゴリズムを新たに開発した。クリティカルパス優先FDS (Force-Directed Scheduling)アルゴリズムを用いて回路を複数のコンテクストに分割後、コンテクスト毎に空間分割アルゴリズム(KL-FM法)を適用してPE (Processing Element)上に配置する。配線アルゴリズムは、NN (Nearest Neighbor)に対応するFDSベースのアルゴリズムを開発した。
3.バーチャル配線の評価
0.35um 3層配線プロセスを用いて動的再構成FPGAを設計、試作し、VLSIテスタで評価した。FPGA上に30PE規模のベンチマーク回路を配置配線し、最大動作周波数を測定した結果、バーチャル配線を用いることにより約30%動作速度が向上することを明らかにした。
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