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2006 年度 実績報告書

チップ内ネットワークにおける超高信頼技術に関する研究

研究課題

研究課題/領域番号 18800081
研究機関国立情報学研究所

研究代表者

鯉渕 道紘  国立情報学研究所, アーキテクチャ化学研究系, 助手 (40413926)

キーワードチップ内ネットワーク / 高信頼技術 / ルータアーキテクチャ / 相互結合網 / デッドロック回避 / 耐故障技術 / 計算機アーキテクチャ / マイクロシステム
研究概要

近年,マイクロシステムにおいて多数のモジュールをチップ内に実装可能となったため,チップ内ネットワークの規模が大きくなり,その結果故障の確率が飛躍的に高まってきている.タイルなどのモジュールが故障した場合は,そこを隔離することでシステムは稼働できるが,ネットワーク内のルータやリンク故障により通信機能が失われた場合,システム全体が停止に追いやられることになる.そこで,本研究では,チップ内ネットワークにおける故障隔離,動的再構成手法に関する超高信頼技術を提案する.最近のマイクロシステムは,モジュール単位に区切った設計を取る.そこで,本研究ではこれらの高信頼技術を回路レベルではなく,アーキテクチャレベルで開発し,退避経路を用いたアイディアで細粒度のルータ内の論理ブロック故障から,粗粒度のネットワーク内の複数箇所の故障まで回復する機能を提供する.本提案技術は、1)故障箇所数が増えた場合においてもスループットの低下が小さく,かつ2)多くの故障から回復することができる利点を持つ.
また,本提案技術は,タイルなどで採用されいてる耐故障技術と整合が取れているため,既存のプロセッサで実用化されているbuilt-in self test(BIST)やbuilt-in repair(BISR)と同様の枠組みで実現することができる.
本研究はマイクロシステムチップのライフタイムを伸ばし,かつ,製造時の初期不良率を改良させることできる点で,今後の高度に複雑化するマイクロシステム構築をより効率良く行うために必要不可欠である.

  • 研究成果

    (10件)

すべて 2007 2006

すべて 雑誌論文 (10件)

  • [雑誌論文] Cost, and Energy Evaluation of Fat H-Tree : A Cost-Efficient Tree-Based On-Chip Network2007

    • 著者名/発表者名
      Hiroki Matsutani
    • 雑誌名

      20th International Parallel and Distributed Processing Symposium (IPDPS)

      ページ: 80

  • [雑誌論文] An Effective Design of Deadlock-Free Routing Algorithms Based on 2-D Turn Model for Irregular Networks2007

    • 著者名/発表者名
      Akiya Jouraku
    • 雑誌名

      IEEE Transactions on Parallel and Distributed Systems Vol.18, No.3

      ページ: 320-333

  • [雑誌論文] 3次元 IC 向け Fat Tree ベース Network-on-Chips2007

    • 著者名/発表者名
      松谷 宏紀
    • 雑誌名

      情報処理学会技術研究報告 2006-ARC-171

      ページ: 75-80

  • [雑誌論文] ClearSpeed製コプロセッサの並列ベンチマークによる性能評価と性能向上手法の提案2007

    • 著者名/発表者名
      西川 由理
    • 雑誌名

      情報処理学会技術研究報告 2006-ARC-172

      ページ: 257-262

  • [雑誌論文] リコンフィギャラブルプロセッサアレイ用チップ内接続網 : Fat H-tree2006

    • 著者名/発表者名
      山田 裕
    • 雑誌名

      電子情報通信学会論文誌D Vol.J89-D, No.9

      ページ: 1023-1034

  • [雑誌論文] オンチップトーラス網における仮想チャネルフリールーティング2006

    • 著者名/発表者名
      松谷 宏紀
    • 雑誌名

      情報処理学会論文誌コンピューティングシステム Vol.47 SIG(ACS15)

      ページ: 12-24

  • [雑誌論文] Enforcing Dimension-Order Routing in On-Chip Torus Networks without Virtual Channels2006

    • 著者名/発表者名
      Hiroki Matsutani
    • 雑誌名

      The 2006 International Symposium on Parallel and Distributed Processing and Applications (ISPA-06)

      ページ: 207-217

  • [雑誌論文] A Partial Irregular-Network Routing on Faulty k-ary n-cubes2006

    • 著者名/発表者名
      Michihiro Koibuchi
    • 雑誌名

      The international Workshop on Innovative Architecture for Future Generation High-Performance Processors and Systems (IWIA)

      ページ: 57-64

  • [雑誌論文] Predictive Switching in 2D Torus Routers2006

    • 著者名/発表者名
      Tsutomu Yoshinaga
    • 雑誌名

      International Workshop on Innovative Architecture for Future Generation High-Performance Processors and Systems (IWIA)

      ページ: 65-72

  • [雑誌論文] A Simple Data Transfer Technique using Local Address for Networks-on-Chips2006

    • 著者名/発表者名
      Michihiro Koibuchi
    • 雑誌名

      IEEE Transactions on Parallel and Distributed Systems Vol.17, No,12

      ページ: 1425-1437

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公開日: 2008-05-08   更新日: 2016-04-21  

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