研究課題
IoTデバイスの低エネルギ画像認識の需要は様々な分野に拡大している．画像解像度の向上は処理すべき画像データ量の増大を意味し，メモリの面積・電力消費の増加を伴う．実際イメージプロセッサの電力の40%以上はメモリが消費している．画像処理プロセッサではマルチスレッド処理を行うために複数の演算コアがSRAMへ同時アクセスを要求する．マルチポートメモリは並列アクセスに適しており，実時間処理が求められる画像アプリケーションに適している．デュアルポートSRAMは専用の読み出しアクセスポートを持ち，ディスターブフリーな読み出し動作を実現している．プリチャージ方式を用いた“0”データ読み出しの場合，ビット線(RBL)の引き抜き電流発生によりRBL充放電エネルギがサイクル毎に消費される．一方“1”データ読み出しの場合，RBLからソース線(SL)への電流は遮断される．このため入力データ中の“1”データ数を増やすことができればRBL充放電エネルギを削減し動作エネルギ効率を向上させることができる。しかしビット反転に多数決ロジックを用いると多数決回路と追加のフラグビットが必要となり，回路面積が増大しプロセッサ全体のコストが増加する．提案Dual-port SRAM with MSB-based inversion logicでは多数決ロジックにおける追加のフラグビットを排除し，入力データのMSBを基準にビットデータの反転を判断する．これにより8ビットの従来型多数決ロジックにおいて従来回路に必要な12.5%の面積オーバヘッドを0.6%まで削減した．提案SRAMは28-nmFD-SOIプロセス技術によって実装され，Dual-port SRAM with MSB-based inversion logicにより画像データの読み出し動作にかかるエネルギを14.76%削減可能であることを確認した．さらに，VGG-F畳み込みニューラルネットワーク(CNN)での画像処理を考慮した場合，電力削減効果は17.31 %であり，読み出しエネルギ304.81fJ/サイクルを達成した．
2: おおむね順調に進展している
2018年度は回路特性・電力・面積コストを考慮したディープラーニングプロセッサ専用低消費電力SRAMの新規メモリセル技術の提案を行うことを目標とし、Dual-port SRAM with MSB-based inversion logicを開発した。提案Dual-port SRAM with MSB-based inversion logicをVGG-F畳み込みニューラルネットワーク(CNN)での画像処理に用いた場合、電力の削減効果として17.31%が得られ，読み出しエネルギ304.81fJ/サイクルを達成した．面積オーバヘッドは0.6%のみである。このように2018年度は提案SRAMの低エネルギ動作と省面積性能を確認することができ、おおむね順調に進展しているといえる。
2019年度にはディープラーニングプロセッサアーキテクチャを開発し、分散メモリフローを確立する。提案アーキテクチャを実現するためのデバイス特性・動作マージン・アクセスパターンを考慮した周辺回路とSRAMの協調設計を行う。メモリアクセス数の低減をそのままSRAM消費電力の低減に反映させ、さらにSRAM自体の動的・静的電力を削減することで従来比の10倍以上の電力性能を達成することを最終目標とする。2019年度には上述の技術を搭載したSRAMをシリコンチップとして設計する。2020年度には試作チップの性能を評価することでSRAMの低消費電力性能・動作信頼性を検証する。そのSRAMを提案アーキテクチャに実装したときのシステムとしての処理速度や低消費電力性能の実証も行う。
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IEEE Transactions on Circuits and Systems I
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