ビルディングブロック型計算システムにおけるチップブリッジを用いた積層方式

2020 年度 研究成果報告書

• 研究課題/領域番号: 18H03215
• 研究種目: 基盤研究(B)
• 配分区分: 補助金
• 応募区分: 一般
• 審査区分: 小区分60040:計算機システム関連
• 研究機関: 慶應義塾大学
• 研究代表者: 天野 英晴 慶應義塾大学, 理工学部(矢上), 教授 (60175932)
• 研究分担者: 並木 美太郎 東京農工大学, 工学(系)研究科(研究院), 教授 (10208077) ; 中村 宏 東京大学, 大学院情報理工学系研究科, 教授 (20212102) ; 宇佐美 公良 芝浦工業大学, 工学部, 教授 (20365547) ; 近藤 正章 東京大学, 大学院情報理工学系研究科, 准教授 (30376660) ; 鯉渕 道紘 国立情報学研究所, アーキテクチャ科学研究系, 准教授 (40413926) ; 黒田 忠広 東京大学, 大学院工学系研究科(工学部), 教授 (50327681)
• 研究期間 (年度): 2018-04-01 – 2021-03-31
• キーワード: 三次元積層技術 / チップ間ワイヤレス通信

研究成果の概要

ビルディングブロック型計算システムを構築するためのチップ積層の電気的特性を測定するTCI Testerを用いて、今まで実装した各種チップ上に積層して測定、評価を行った。この結果を反映して、ルネサス65nm用に開発したIPをUSJC 50nm用にアップグレードした。さらに、IPの組み込み方の制約を考えるために、チップのレイアウトからパワーグリッドの抵抗解析を行った。結果より、パワーグリッドの抵抗が大きい程、実チップの動作範囲が狭くなることがわかり、IPを組み込む際のレイアウト方法のガイドラインが明らかになった。

自由記述の分野

コンピュータアーキテクチャ

研究成果の学術的意義や社会的意義

ワイヤレスチップ間結合技術は、スーパーコンピュータなどに用いる場合は、電源やクロック配線用の貫通VIAを使うことができる。しかし、組み込み用途に安価で3次元積層を行う利点を生かすためには、チップをずらして積層してワイヤボンディングで電源、クロックを供給する手法に頼らざるを得ない。この手法で実用的なシステムを構築する場合のIPの配置、電源配線手法は今までほとんど研究されて来なかった。本研究により、トラブルなくチップ間の交信を行うための、IPの組み込み手法、ショートなく積層するための接着技術など、現実的なノウハウが明らかになった。TCI技術の実用化にとって大きな成果が得られた。