| 研究課題/領域番号 |
18H03302
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| 研究機関 | 北海道大学 |
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研究代表者 |
浅井 哲也 北海道大学, 情報科学研究院, 教授 (00312380)
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| 研究期間 (年度) |
2018-04-01 – 2021-03-31
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| キーワード | 確率共鳴 / 論理回路 / 低電力回路 / フローティングゲート |
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| 研究実績の概要 |
完全サブスレッショルド領域におけるCMOSインバータの入出力特性は、代表者による解析からその連続式が既に得られている。この完全サブスレッショルドインバータの組み合わせによりラッチ回路を構成し、そこで閾論理演算を行うための予備検討を行った。
具体的には、フローティングゲート（FG）を導入し、各ゲートにおいて入出力電圧とノイズ電圧の加算を容量分圧にて行う基本回路の詳細評価を行った。FGにおけるバックゲート効果（MOS FETのゲート-基板間容量によるFGの感度低下）は無視できないため、一般的にはTGの容量（～面積）を大きくしなければ回路は機能しない。この問題を解決するために考案したFGインバータ（FG-INV）を二つ用いたラッチ（センスアンプ）回路の評価を行った。この回路はラッチ回路であるため二つの安定点を持ち、入力に対してその出力は一意に決まる。バックゲート効果により入力のFG電圧への寄与が弱くなっても、センスアンプにより両FG電圧の僅かな差が増幅されて出力に表われるため、TGの容量を1fF程度にまで小さくできることを回路シミュレーションにより確認した（数fFの容量でもラッチが正しく機能した）。
このセンスアンプは双安定系であるので、FGへのノイズ注入により確率共鳴を起こすことができる。入力の振幅とFG-INVの閾値Vthのバラツキを緩和できることを回路シミュレーションにより確認した。
FGラッチは、論理演算機能を持たない単なるラッチである。このラッチに閾論理演算機能を持たせるために考案した、FGの入力を増やした確率共鳴NAND回路の評価も行った。電源電圧を閾値以下にまで設定できることを回路シミュレーションにより確認した。
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| 現在までの達成度 (区分) |
現在までの達成度 (区分)
2: おおむね順調に進展している
理由
新柄コロナ禍により先端技術の情報収集ならびに研究発表の機会を失ったが、2019年度は本研究の申請時までに立てていた仮説をシミュレーションにより実証することであり、研究自体はおおむね順調に進展した。
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| 今後の研究の推進方策 |
計算機システムを低電力化するための近年の大きな動向は、メモリの不揮発化による待機電力ゼロ・およびインスタントパワーオンを目指したものであり、これは計算機のアーキテクチャを抜本的に変えずに低電力化ができる普遍的かつデバイス・システム視点の重要技術である。この大きな動向とは別に、電子回路の視点でデジタルCMOS回路の低電力化に寄与する現在最も効果的かつ単純な方法は、電源電圧をMOS FETの閾値以下まで下げることである。しかし電源電圧の降下は、論理信号がノイズに埋もれてしまう問題や、論理ゲートの利得低下、MOS FETの閾値ばらつきに起因する論理回路の動作不良を誘引する。一般には、十分なマージンをとった電源電圧設定が必要であり、スケーリング則から大きく外れるような劇的な電源電圧降下は難しい。そのため回路視点の研究分野では、近年は電源電圧を降下させずに貫通電流パスの電流を絞ることでCMOS回路の低電力化を図る手法が国内外の研究の中心となっている。本研究は、確率共鳴（SR）と呼ばれる現象を応用して、電源電圧降下により動作不良を起こす回路の機能回復を図るものであり、上述のアプローチとは根本的に異なるものである。2019年度末までの検討により、この方向で研究を進めて問題ないと思われ、今後も計画どおり研究を進めてゆく予定である。
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