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本研究の当該年度実績は以下の二点である：
（1）完全サブスレッショルド領域におけるCMOSインバータの入出力特性の連続式化
（2）上記の完全サブスレッショルドイン バータの組み合わせによりラッチ回路を構成し閾論理演算を行う技術の確立
具体的には、まずフローティングゲート(FG)の各ゲートにおいて入出力電圧とノイズ電圧の加算を容量分圧にて行う基本回路の詳細評価を行った。FGにおけるバックゲート効果(MOSFETのゲート-基板間容量によるFGの感度低下)は無視できないため、一般的にはTGの容量(~面積)を大きくしなければ回路は機能しない。この問題を解決するために研究代表者が考案した「FGインバータ(FG-INV)を二つ用いたラッチ(センスアンプ)回路」が本研究の主要な成果である。この回路はラッチ回路であるため二つの安定点を持ち、入力に対してその出力は一意に決まる。バックゲート効果により入力のFG電圧への寄与が弱くなっても、センスアンプにより両FG電圧の僅かな差が増幅されて出力に表われることを、ボード上の（スケール可能な）実CMOS回路において確認できた。また、このラッチは双安定系であるので、FGへのノイズ注入により確率共鳴を起こすことができる。入力の振幅とFG-INVの閾値Vthのバラツキを緩和できることを実CMOS回路において確認した。なお、FGラッチは、論理演算機能を持たない単なるラッチである。このラッチに閾論理演算機能を持たせるために考案した、FGの入力を増やした確率共鳴NAND回路の評価も行い、電源電圧を閾値以下にまで設定できることを実CMOS回路において確認できた。
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