| 研究課題/領域番号 |
18K11220
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| 研究機関 | 大分大学 |
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研究代表者 |
大竹 哲史 大分大学, 理工学部, 教授 (20314528)
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| 研究期間 (年度) |
2018-04-01 – 2021-03-31
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| キーワード | FPGA高信頼化 / 劣化情報取得 / 信頼性予測 |
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| 研究実績の概要 |
本研究では，3年間で①高位設計からの劣化テスト機構組込み，②劣化情報取得と信頼性予測，③劣化情報を用いた高信頼化合成の3つの研究項目およびその全体統合を行う．
令和元年度は前年度に引き続き①，②に関する研究に取り組んだ．①については，平成３０年度には「期待署名自己生成に基づく組込み自己診断機構」を提案しており，組込み自己テストを用いて各疑似ランダムパターンに対する期待署名を自己生成することにより，機体署名をあらかじめ保存しておくためのメモリを削減し，従来法と比べて小さなコストで署名の誤りビットを特定できるようになっている．令和元年度はこの成果を拡張し，署名の誤りビットから誤りのあるスキャンフリップフロップを特定する方法及び回路機構を検討した．これにより，通常動作よりも高速のクロックを用いたテスト（ＦＴＡＳＴ）を行うことにより，②の劣化情報としての劣化個所の取得が可能になる．
令和元年度はこれに加え，さらに組込み自己診断コストを下げるため，シード数を削減する「遅延故障向け組込み自己診断のための圧縮シード生成法」を提案した．
②については，平成30年度に提案した，ルックアップテーブル（ＬＵＴ）を構成する一部のトランジスタ（ＬＵＴの出力側）の負バイアス温度不安定性（ＮＢＴＩ）による劣化を緩和する手法について，クリティカルパスへの影響について評価を行った．さらに，ＬＵＴの入力側のＮＢＴＩによるトランジスタの劣化の緩和方法について検討した．
来年度は信頼性予測と実際の劣化状況を比較する実験を行う予定である．そのためには，ＦＰＧＡ上でパスの遅延を計測するためのＦＴＡＳＴを行う必要がある．令和元年度はその準備として，ＦＴＡＳＴをＦＰＧＡ上で行うための回路構成に関する調査を行い，高速クロック発生回路，信号変化解析回路等の計測機構を試作および評価した．
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| 現在までの達成度 (区分) |
現在までの達成度 (区分)
3: やや遅れている
理由
当該年度に予定していた研究内容について取り組んでいる．目標達成に必要な要素技術の提案を行っているが，一部は検討にとどまり，また，評価ができていないものもある．そのため，一部は学生の卒業研究や修士論文研究として学内発表に留まっている．
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| 今後の研究の推進方策 |
当初の予定通り研究計画を遂行する．今年度の成果で学外未発表のものについては研究会発表，研究会発表を行ったものについては国際会議ならびに論文誌への投稿を行う．
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| 次年度使用額が生じた理由 |
物品費については，納期が間に合わず一部機器の購入ができず，また，旅費については，予定していた成果発表を行わなかったため．
購入予定の機器については次年度予算が使用できるようになればすぐに発注する．また，成果発表方法については論文誌等への発表を検討する．
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