| 研究課題/領域番号 |
18K11220
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| 研究機関 | 大分大学 |
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研究代表者 |
大竹 哲史 大分大学, 理工学部, 教授 (20314528)
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| 研究期間 (年度) |
2018-04-01 – 2023-03-31
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| キーワード | 集積回路 / 高信頼化 / FPGA / フィールドテスト |
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| 研究実績の概要 |
本研究では，補助事業期間で①高位設計からの劣化テスト機構組込み，②劣化情報取得と信頼性予測，③劣化情報を用いた高信頼化合成の3つの研究項目およびその全体統合を行う．令和３年度は前年度に引き続き①，②に関する研究を行うとともに③の研究に取り組んだ．
①については，劣化テスト機構の一つとして，時間ディジタル変換回路（ＴＤＣ）を用いた動作マージン測定機構の組み込み手法の検討を行った．具体的には，レジスタ転送レベルにおいて，既存のレジスタにＴＤＣの機能を付加する手法を検討した．さらに，フィールドプログラマブルゲートアレイ（ＦＰＧＡ）上でＴＤＣを実現するための回路構成を検討した．
②については，昨年度の検討に基づき，通常動作よりも高速のクロックを用いたテスト（ＦＴＡＳＴ）により動作マージンを測定するための機構を検討した．具体的には，フィールドでＦＴＡＳＴを行うための組込み自己テスト（ＢＩＳＴ）機構を検討した．ＦＴＡＳＴを用いることにより，動作マージン測定対象経路よりも大きな遅延を持つ経路が活性化される場合，その応答がＢＩＳＴ結果の署名に含まれることになり，対象経路に対する動作マージン測定が正しく行えない場合がある．そのため，対象経路よりも遅延の大きな活性化経路のフェイル情報が署名に含まれないよう，その応答をマスクする必要がある．ＢＩＳＴにおいてこれをマスクするための機構として，既存の２つの手法を融合した手法を提案した．
③については，劣化情報を用いる前段階として，具体的なIoTアプリケーションを設定し，そのエッジ処理のためのアルゴリズムを高位合成により回路として設計し，ＦＰＧＡ上での実装を行った．
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| 現在までの達成度 (区分) |
現在までの達成度 (区分)
4: 遅れている
理由
本研究では，個々の要素技術について一部を卒業研究および修士論文研究として担当学生に割り当てて実施している．本年度も昨年度に引き続き，新型コロナウィルス感染症の影響により全学的にオンライン授業となり，卒業研究および修士論文研究もほとんどオンライン化をせざるを得ない状況が生じた．さらに，学生が登学できない期間が続いたため，学内でしか使用できないＣＡＤソフトウェアを用いたシミュレーションを十分にできなかったことも原因である．学生が自宅でシミュレーションできるよう，新たなＣＡＤソフトウェアを用いたが，その立ち上げに時間がかかり，一部の成果については外部発表まで進まなかった．
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| 今後の研究の推進方策 |
次年度も，計画した研究項目を遂行する．今年度までは要素技術の開発が主であったが，次年度は全体の統合を行いその評価を行う．今年度の研究成果については，一部研究会発表を行ったが多くは未発表のため，次年度はこれらを研究会，国際会議ならびに論文誌への投稿を行う．
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| 次年度使用額が生じた理由 |
昨年度に引き続き，新型コロナ感染症への対応により，研究協力学生が登学できなかったこと，および，これにより研究進捗に遅れが生じたため，参加する研究会および国際会議が予定より少なかった．また，研究会および国際会議が軒並みオンライン開催となり，旅費の支出がなかったことが理由として挙げられる．
次年度は，本年度の成果を研究会，国際会議へ発表する参加費および論文掲載料，論文誌等
への論文掲載費用を支出する．
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