| 研究課題/領域番号 |
18K11220
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| 研究機関 | 大分大学 |
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研究代表者 |
大竹 哲史 大分大学, 理工学部, 教授 (20314528)
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| 研究期間 (年度) |
2018-04-01 – 2024-03-31
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| キーワード | FPGA高信頼化 / 劣化情報取得 / 信頼性予測 |
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| 研究実績の概要 |
本研究では，補助事業期間で①高位設計からの劣化テスト機構組込み，②劣化情報取得と信頼性予測，③劣化情報を用いた高信頼化合成の3つの研究項目およびその全体統合を行う．令和4年度は前年度に引き続きすべての研究項目に取り組んだ．
①については，昨年度に検討した，時間ディジタル変換回路（ＴＤＣ）を具体的な回路例に適用し，フィールドプログラマブルゲートアレイ（ＦＰＧＡ）上に実装した．劣化情報取得実験までは進めなかったが，FPGAの表面温度を変化させたときに，その影響を遅延として観測することができた．
②については，昨年度に提案した，組込み自己テスト（ＢＩＳＴ）において通常動作よりも高速のクロックを用いたテスト（ＦＴＡＳＴ）により動作マージンを測定するための機構を評価した．ＦＴＡＳＴを用いると，動作マージン測定対象経路よりも大きな遅延を持つ経路が活性化されることがあり，その応答がＢＩＳＴ結果の署名に入ってしまうと対象経路の動作マージン測定が正しく行えない場合がある．提案法は対象経路よりも遅延の大きな活性化経路のフェイル情報が署名に入らないよう，その応答をマスクするものである．提案機構は定性的にはこれを実現することはできるが，ベンチマーク回路を用いた実験では，その実現のためのデータ量が大きくなり，ＢＩＳＴでは現実的ではなく，改善の余地があることがわかった．
③については，前年度に具体的なＩｏＴアプリケーションを設定し，そのエッジ処理のためのアルゴリズムを高位合成により回路として設計した．本年度はＦＰＧＡに実装した回路の評価を行い，研究会発表，国際会議への投稿を行った．
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| 現在までの達成度 (区分) |
現在までの達成度 (区分)
4: 遅れている
理由
本研究では，個々の要素技術について一部を卒業研究および修士論文研究として研究協力学生に割り当てて実施している．新型コロナウィルス感染症への対応として，昨年度まで2年間，完全にオンラインでの活動となった．今年度は緩和されたものの，オンライン化を標準とした研究活動は，すぐには対面に戻すことができなかった．これにより，引き続きＣＡＤ等の研究設備を効率よく活用することができず，研究の進捗は大幅に遅れ，ほとんどの成果について外部発表まで進まなかった．
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| 今後の研究の推進方策 |
次年度も，計画した研究項目を遂行する．これまでに提案した要素技術について，改善が必要な要素技術についてはそれを遂行し，未発表のものは国際会議等への投稿を行う．それらの要素技術を統合した全体評価も行う．
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| 次年度使用額が生じた理由 |
研究進捗に遅れが生じたため，参加する研究会および国際会議が予定より少なかった．また，今年度は研究会および国際会議は引き続きオンライン開催またはハイブリッド開催となったが，オンラインによる参加が主となり，旅費の支出がなかったことも理由として挙げられる．
次年度は，本年度の成果を研究会，国際会議へ発表する参加費および論文掲載料，論文誌等への論文掲載費用を支出する．
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