| 研究課題/領域番号 |
18K11350
|
|---|
| 研究機関 | 金沢大学 |
|---|
研究代表者 |
深山 正幸 金沢大学, 電子情報通信学系, 准教授 (30324106)
|
|---|
| 研究期間 (年度) |
2018-04-01 – 2021-03-31
|
| キーワード | CNN / 意味分割 / フロー推定 / SLAM / FPGA |
|---|
| 研究実績の概要 |
本研究の目的は意味分割と距離推定と動き推定の全処理を同時に実時間で実行可能な1チップCNN回路を実現することである。1個のFPGAに実装し、スループット目標を30 fps＠100MHzとする。全処理を同一構成の3×3畳み込みフィルタによる全CNNで実行する。精度劣化を抑えながら、ネットワーク構造および重みを共通化して記憶容量を削減する。データおよび重みの低ビット化で論理規模と記憶容量を削減する。畳み込み演算の超並列化により低周波数・低電力・高スループットを達成する。本プロセッサを用いたSLAMは自動運転車や自律ロボットを低コスト化し、普及を加速する。本研究成果の適用拡大は関連する学術および産業の発展に貢献する。
令和元年度には、１)全処理に共通なCNNアーキテクチャを改良し、２)データと重みの低ビット化を行い、３）意味分割回路構成の改良とFPGA実装を行った。１)ではエンコーダ各層の出力をデコーダの対応する層に入力するUNETを採用した。これにより従来の拡張畳み込みと同等の演算量で推定精度を改善した。２）では意味分割のデータと重みを4ビットから3ビットへ低ビット化した。3ビット化により、FPGA上の一つのLUTで1桁の乗算出力を得ることができ、回路規模を削減できる。３）では入力チャネル数と出力チャネル数と行数を可変並列処理する回路構成を考案した。これにより畳込み層の構成と回路構成のミスマッチによる稼働率の低下が解消された。また、この回路は3ビット対応だが、8ビット画像データも演算できる。回路規模を見積もったところ、Xilinx Alveo U200に実装可能で、動作周波数300 MHzでVGA 120 fps以上のスループットを得る見通しを得た。
|
| 現在までの達成度 (区分) |
現在までの達成度 (区分)
2: おおむね順調に進展している
理由
当初の計画どおりFPGA実装に着手し、採用するFPGAに搭載可能であることを確認し、目標を超えるスループット性能達成の見込みを得たので、おおむね順調な進捗と言える。
|
| 今後の研究の推進方策 |
当初の計画に従い、意味分割回路のFPGA実装を完遂する。距離推定・動き推定の3ビット化に取り組む。全処理同時実行回路のFPGAおよびASIC実装を行い、スループット性能と消費電力を評価する。
|
