| 研究課題/領域番号 |
18K18020
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| 研究機関 | 国立研究開発法人理化学研究所 |
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研究代表者 |
上野 知洋 国立研究開発法人理化学研究所, 計算科学研究センター, 特別研究員 (30794135)
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| 研究期間 (年度) |
2018-04-01 – 2021-03-31
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| キーワード | データ圧縮 / FPGA / ネットワーク / 高位合成 / 部分再構成 / 電子回路 |
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| 研究実績の概要 |
当該年度の研究実績として，高位合成(HLS)を用いたデータ圧縮ハードウェア実装手法の検証と，FPGA上に実装して評価を行うための基盤や部分再構成のためのFPGAクラスタシステムの構築が挙げられる。
まず，データ圧縮ハードウェアの実装に関して，ハードウェア構造の記述を，ハードウェア記述言語(HDL)によるものから，HLSによる記述へと変更するための検証を行った。動作検証等に費やす時間を大幅に削減可能なHLSの採用により，データ圧縮IPコアの生産性が大幅に向上する。一方で，HLSには回路構造を直接記述できない等の制約があるため，既存のデータ圧縮ハードウェアの再生成とその評価を行い，本研究における有効性の検証を行った。その結果，本研究で採用するHLSツールとして，回路構造を比較的詳細に記述可能なChisel，またはFPGAリソースの効果的な活用が可能なIntel HLSを採用した。
次に，圧縮ハードウェアの評価システムの構築と，部分再構成に関する研究のため，最新のFPGAを用いた評価用プラットフォームを開発した。これは，前年度から開発を行ってきたFPGA間ネットワークシステムを，最新のFPGAを用いたアプリケーションプラットフォームに組み込んだものである。これにより，実装したデータ圧縮ハードウェア自体の評価と，通信データのリアルタイム圧縮による効果の評価とを，高性能なFPGA上で同時に行うことが出来る。また，Intel社の最新FPGAボードの機能を利用した部分再構成も可能となった。これらの成果から，FPGA上の部分再構成プラットフォームを使った，様々な圧縮IPコアの実装及び評価が可能となった。
以上の成果をまとめると，様々なデータ圧縮IPを効率的に実現するツール及び環境の構築に加え，実践的な通信帯域と計算リソースのトレードオフ評価のためのFPGAプラットフォームを確立した。
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| 現在までの達成度 (区分) |
現在までの達成度 (区分)
2: おおむね順調に進展している
理由
当初の研究計画における4つのステップのうち，データ圧縮アルゴリズムに関する評価については，データ圧縮性能とFPGA実装時の回路規模とのトレードオフに関する定性的な評価をまとめている段階である。データ圧縮アルゴリズムにおける様々なパラメータを変化させた際に，圧縮性能と回路面積との関係がどのように変化するのかを，ソフトウェアシミュレーション及びハードウェア生成時のリポートから抽出し，それらの関係性を一般化した上で論文等による成果報告を行う予定である。
次に，様々なデータ圧縮アルゴリズムの選定とその評価については，コロナウイルスの影響による出張中止等に起因する遅れのために完了しておらず，翌年度も継続して作業を行う。一方で，HLSによる効率的な実装環境を整えることができたため，従来よりも短期間での圧縮IPの実装・評価が可能となった。
3つ目のFPGAにおける実装と評価環境の構築に関して，評価環境の構築についての作業は完了した。一方で，様々なデータ圧縮IPの実装については上記のアルゴリズム選定が完了次第行う予定である。また，圧縮性能評価のためのデータセットの準備についても並行して行う必要がある。
最後に，FPGAによるハードウェア実装への様々な技術の導入については，既にHLSによるハードウェアIP実装環境の導入と，最新FPGAによる部分再構成機能を利用した実装手法を実現している。これらの作業については当初3年目に計画していたが，他の研究ステップにおいて発生したスケジュールの遅延を考慮し，前倒しして実施した。このうち部分再構成に関する研究のさらなる応用として，FPGAの動作中に回路を部分的に書き換える動的部分再構成に関しても，本データ圧縮ハードウェアによる帯域圧縮アーキテクチャへの適用を検討している。
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| 今後の研究の推進方策 |
当該年度の研究では，当初の計画を一部変更して実施した。これは，様々な圧縮アルゴリズムの圧縮性能評価及びハードウェアリソース評価を行う際に予定していた，既存研究やハードウェア実装に関する情報収集のための国内外の研究機関訪問が中止となったためである。一方で，3年目に予定していたFPGAに関する最新技術導入をほぼ完了することが出来ているため，今後の研究についても当初の予定を変更して実施する。
まず，当初の研究計画のうち，作業が完了していない多様な圧縮アルゴリズムに関する評価を優先的に実施する。圧縮手法に関する情報収集は，研究機関への訪問だけでなくWebミーティングなどを活用して，柔軟に実施する。並行して，これまで本研究で採用してきた圧縮アルゴリズムとの比較や，データセットに対応した最適なアルゴリズムの抽出等の作業を，主にソフトウェアシミュレーションにより行う。その後，ハードウェア実装によるリアルタイム処理に適したアルゴリズムを選定し，IP化およびリソースについての評価を行う。これらの結果を基に，通信帯域と計算リソースとの関係を幅広い観点から議論する。同時に，アダプティブに圧縮アルゴリズムを選択するようなハードウェア構造の提案等，実用を考慮したアーキテクチャについても考察を行う。最終的にこれらの研究結果を，論文や国内外での学会発表等により報告することを目的とする。
上記の研究が予定よりも早く進展した場合，動的部分再構成を使ったデータ圧縮ハードウェアの実装について，調査および開発を行う。これは，FPGAの一部を動作中に書き換える機能で，上記のアダプティブな圧縮IP選択型アーキテクチャを実現する上で有効な手段である。これを用いて最適な圧縮IPを動作中に書き換えることが出来れば，計算リソースの活用と通信帯域の向上の両面で有利なアーキテクチャを実現できる。
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| 次年度使用額が生じた理由 |
当該年度に予定していた出張が中止となったため，次年度使用額が生じた。使用計画としては，情報収集，もしくは成果発表を目的とした研究機関訪問や国際会議出席の際の旅費の一部として利用する。
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