|
2020年度においては，研究計画に従い，提案手法実装時のハードウェアコストの見積りを主目的として研究を進めるとともに，本研究の全体的な成果をまとめ，論文誌等への投稿を行った．
2020年度の研究的な成果としては，本研究で提案するパケット予測処理機構をASIC（Application Specific Integrated Circuit）と呼ばれる専用ハードウェアへ実装した際の，各コンポーネントや全体的な回路規模を見積もったことが挙げられる．なお，本研究実施においては，研究計画に記載したFPGA（Field Programmable Gate-Array）への実装ではなく，ASICへの実装を想定した．これは，コアルータ に用いられるハードウェアとしてFPGAよりもASICが一般的なためである．ASICをターゲットとしたハードウェア回路の見積もりが可能なSynopsys Design Compiler O-2018.06-SP4および45nm Free PDK OSU Libraryを用いて，Verilog-HDLにより提案機構を実装した結果，提案機構はPPC全体の1%程度のハードウェア量により実装できることが示された．
以上の研究内容と前年度までの研究成果を踏まえ，本研究実施により得られた全体的な研究成果を論文にまとめ，複数の論文誌へと投稿した．その結果，最終的な成果としてインパクトファクタ1.319の著名な国際論文誌であるInternational Journal of Communication Systemsを含む4本の論文誌採択に至った．
当初の研究計画に対して，本研究は想定以上の研究成果が得られたといえる．近年登場した多階層PPCへパケット予測処理機構を適用することで，単一のPPCよりも更に高い効果が得られることが明らかとなった．
|
