|
本研究の目標は、ナノメートル寸法となった集積回路を対象として、製造容易性を高めるとともにばらつきに対して強靭な回路構成法をを明らかにすることと、ばらつきや欠陥の影響を救済するための集積回路構成法を示すことである。今年度は、スタンダードセルを対象として、その製造容易性を高める方法を検討した。また、テスト回路を試作し、実回路におけるばらつき量を評価した。これらの概要は、次の通りである。まず、スタンダードセルの製造容易性を高める方法として、レイアウトに規則性を導入することによりレイアウトパターンの複雑度を下げた。これにより、露光工程におけるパターン転写の忠実度が向上するとともに、焦点ずれなどのプロセス変動への耐性も向上すると期待できる。一方、規則性の導入により設計自由度が下がるため、レイアウト面積や動作特性にも影響を及ぼすと懸念される。そこで、Dフリップフロップを対象として、ポリシリコンパターンへの規則性導入効果を露光シミュレーションにより評価した。導入する規則性の程度を2段階に分けてチップ内のポリシリコン幅のばらつき量を評価した結果、規則性導入によりばらつき量が大きく低減することが明らかになった(6.8%から、2.7%と1.3%に減少)。一方、チップ面積は増加する(12%と29%)。今後、動作特性に及ぼす影響について精査する必要がある。次に、実回路における特性ばらつき量を評価するために、90nmプロセスにおいてリングオシレータアレイを作成し、発振周波数ばらつきを評価した。ばらつき成分を、チップ上でなだらかに変化する量とランダムに変化する量に分離したところ、後者は前者の約5倍であり、ランダム成分が支配的であった。今後、ばらつきの詳細なモデル化や、より広いチップ領域でのばらつき特性の評価が必要である。
|
