| 研究概要 |
本年度はスタンダードセルを対象として、製造性の強化を目的としたレイアウトの単純化や規則性の導入が、特性のばらつきや動作特性に及ぼす影響を、シミュレーションとともにテスト回路(180nm, 90nm, 65nm)の実測から評価した。90nmプロセスのテスト回路では、ダミー挿入によるポリシリコンピッチの単一化により、動作速度のばらつき量は16%程度低減する一方、動作速度自身は4%低下した。一方、45nmプロセスを想定した場合、ポリピッチの統一は適切な露光耐性確保の観点から不可欠であることも判明した。プロセスノードごとに適切なレベルの規則性導入が重要である。なお、180nmプロセスでは、製造性に考慮したスタンダードセルライブラリを新たに開発した。このライブラリは、VDECを通じて日本全国に公開している。
特性ばらつきの評価技術については、実シリコン上で発生するばらつきを分析し、その成分分離を行った。90nmプロセスでは、チップ内でランダムに発生する成分が最も多く、その標準偏差はゲート1段あたり4.2%であった。また、ばらつきがランダムに変動する場合のゲート遅延分布を正規分布として求める手法を開発した。再構成回路におけるばらつき活用技術についても検討した。
特性変動量やNBTIによる特性劣化量の測定方法についても検討し、65nmプロセスでテスト回路を設計した。今後、ばらつきや劣化の補償技術に検討を進めていく。
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