| 研究概要 |
標準的なシリコン集積回路プロセスで単電子デバイスを作製するために,厚いゲート絶縁膜領域,チャネルイオン注入領域,ソース/ドレイン拡散層領域,シリサイド無し領域等のレイアウトに工夫を行って,ゲート誘起トンネルバリアを有する単電子デバイスを設計した。外部の製造受託会社(ファウンドリ)に発注して150nm SOI CMOSプロセスでデバイス試作を行った。
単電子デバイスで重要な容量パラメータを抽出するために,上層,下層ゲートに加えるパルス電圧レベルを変化させながら転送電流の電流電圧特性を測定する方法を考案し,アト、ファラッド(aF)オーダーの微小な上層ゲート、島間容量,下層ゲート、島間容量,島の周りの全容量などが簡便に評価できることを示した。これにより試作したデバイスの寸法と容量の関係を求め,単電子デバイスとしての動作条件を把握することができた。しかし低温において転送電流にはef(eは素電荷,fは転送の繰り返し周波数)オーダーのノイズが重畳することが見いだされ,単電子デバイス動作は確認できなかった。
一方,集積回路プロセスと類似した単電子デバイス向けプロセスで作製したデバイスにおいては検討が進展し,1ゲートを駆動する新しい方式(単電子ラチェット)によりGHzオーダーの単電子転送動作が実現し,MOSFETを通過する電子を1個ずつ検出することで確率的な情報処理が行えることを示すことができた。
|
