研究課題
平成19年度に、シリコン集積回路プロセス(150nm SOI CMOS)で作製した単電子デイバスで見出された課題(単電子島周りの容量の低減、転送に付随するノイズの低減など)に対応するために、より微細で欠陥が少ないと期待されるプロセス(65nmバルクCMOS)によりデバイス試作ならびに評価を行った。その結果、単電子島周りの容量は10aF程度まで減少させることができ、比較的容易に実現できる低温(~20K)で単電子デバイス動作(転送電流の量子化)を観測することができた。しかし転送電流に付随するノイズは依然として存在し、内製プロセスを含む異なった3プロセスで作製されたデバイスに共通して見られる事から一般的な現象と分った。ノイズの転送周波数依存性や時間領域での観測などから、トンネルバリア高を制御しているゲート電極下の絶縁膜中トラップの充放電に基づくノイズ発生モデルを提案し、対策を立案した。対策案に基づいて実際にデバイス試作を行い、効果を確認した。シミュレーション手法の検討では、アナログデバイス記述用言語を用いて一部の単電子デバイスを汎用回路シミュレータに組み込むことが可能となった。他方、集積回路プロセス類似の単電子デバイス向けプロセスで作製したデバイスに関しては、トンネルバリア高をゲート電圧で動的に変化させる過程で生じる単電子帯電効果のメカニズム、MOSFET単電子検出器の室温動作・高感度化、長期にわたるオフセット電荷の安定性などについて検討が進捗した。
すべて 2009 2008 その他
すべて 雑誌論文 (7件) (うち査読あり 5件) 学会発表 (4件) 備考 (1件)
Device Applications of Silicon Nanocrystals and Nanostructures(Springer, New York)
ページ: 125-172
Appl.Phys.Lett. 93
ページ: 222103_1-3
Jpn.J.Appl.Phys. 47
ページ: 8305-8310
J.Appl.Phys. 104
ページ: 033710_1-12
Appl.Phys.Lett. 92
ページ: 222104_1-3
IEEJ Trans.EIS 128
ページ: 905-911
Nanotechnology, Volume 4 : Information Technology II(Wiley-VCH, Weinheim)
ページ: 45-68
http://www.rie.shizuoka.ac.jp~nanosys/