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本基盤研究では、高Ge比率(0.4<x≦1)Si/歪Si_<1-x>Ge_x量子ヘテロ構造を、共鳴トンネルダイオードをはじめとする量子デバイスに適用し、さらに、不純物配置を人工的に制御して局所的な歪やポテンシャル変調を導入し、室温での量子効果発現を具現化することを目的とする。本年度は前年度に引き続き、表面・界面ラフネスを0.2nm以下に抑えた上でのSi/Si_<1-x>Ge_x量子ヘテロ構造の高Ge比率化(0.4<x≦0.7)実現を目標とし、SiH_4-GeH_4系熱CVDによる高Ge比率・高度歪IV族半導体ヘテロエピタキシャル積層について研究を進めた。その結果、高Ge比率(58%)の歪Si_<1-x>Ge_x層表面への500℃でのナノメートルオーダ極薄Si障壁層形成前における400℃での低温SiH_4処理により、0.58という高いGe比率においてもラフネス発生を効果的に抑制できることを見いだし、原子層オーダで平坦な高Ge比率・高度歪ヘテロエピタキシャル構造を実現することに成功した。また、このような低温SiH_4処理をGe比率変調構造の高Ge比率共鳴トンネルダイオード製作プロセスに適用することにより、Si障壁層厚さ1.8nmにおいて290K付近まで負性抵抗特性を観測することに成功した。さらに、Si障壁層厚さを1.4nmまで薄膜化することによつても、負性抵抗発現を高温化させることができることを明らかにした。以上のように、IV族半導体量子デバイスの室温動作・高性能化のために重要な成果を得た。
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