| 研究概要 |
近年,半導体微細加工技術が進歩し,VLSI(超大規模集積回路)の集積度が大幅に向上しており,この傾向今後も継続されると思われる.VLSIの高密度化がもたらす効果は,搭載する回路規模が同程度であれば,チップ面積の減少,または,使用するチップ面積が同程度であれば,搭載される回路規模の増大である。本研究はEQ-Sequenceによりフロアプランを表現し,VLSIレイアウトの全自動設計を目指している.フロアプランとは,チップを表す矩形をT交差の垂直と水平の直線で,互いに重なることがない幾つかの小矩形(部屋と呼ぶ)で分割したものであり,各部屋に適当なモジュールを入れることにより,配置と配線を行う手法をフロアプランニングと呼ぶ.
平成19年度,配置を完成したうえで,平成20年度では,配線について研究を行った.フロアプランの種々の表現方法の中で,EQ-sequenceを用いて最適配置を求めた後,概略配線を行い,各ネットの通る配線チャンネル,総配線長などを見積もる.概略配線の結果はフィードバックされ,高位合成のRTL設計または再配置するために利用される.微細加工技術が著しい進歩を遂げており,配線の幅が0.18μmを下回るようなデザインルール下では,VLSIレイアウト,特に配線工程における各モジュール間の配線長が,電力やクロストーク等に大きく影響する.配線長はモジュール間の距離に強く依存しているので,モジュール間の距離を短くするためには,ネットで結ばれる端子を有するモジュール同士を隣接させることが重要であり,モジュール間の隣接を制約としたフロアプランニングの開発を行った.本研究の成果はフロアプランによるVLSIの配置配線の全自動化に資することが大きいと思われる.
|
