| 研究概要 |
ユビキタスアプリケーションの実行に耐え得る回路規模を確保しメモリを増強するため、チップ面積を平成19年度の2.5×5.0mm角から4.9×7.4mmへ3倍にした。VDECローム0.18μmCMOSテクノロジィのこのチップを使って、平成19年度に開拓したH/S協調設計手法を実践した。まず、メディアパイプは1GHz, 2GIPS, 100mW, サイファーパイプは700GOPS, 100mWを主な成果目標値として、HCgorillaチップの詳細仕様を策定した。次に、チップ面積の増加によって可能となるキャッシュとレジスタファイルの容量を見積った。命令キャッシュの増強に伴う命令フェッチステージの遅延時問増加、レジスタファイルの増強に伴うアクセスステージの遅延時間増加、データキャッシュの増強に伴うアクセスステージの遅延時間増加が予想されるので、論理合成、物理設計に際してそれらの対策を施した。必要に応じて、平成19年度に開発した最適設計手法を用いて, ヴェーブ化の範囲とウェーブ次数を増やし, クロックスピードの最適調整を行い、消費電力の全体調整を行った。一方、暗号、復号、メディアアプリケーションの各々についてテストプログラムを作成した。3つのテストプログラムの実行コードは、平成19年度に定めた並列化コンパイラの機能に準じてマニアル導出した。テストプログラムの実行結果から得られる知見を本研究の次のステップに反映させ、ハードウェア並列機構に相応しいソフトウェア技術の詳細な指針を集大成した。また、並列化コンパイラを補完するAPIとOSの導入を想定し、それらの詳細機能を決めた。開発支援ソフトをサーバに分離し、ユビキタスプラットフォームの負荷を軽減する目処をつけた。
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