| 研究概要 |
本研究では,剰余数系における算術演算の高速化方法,および従来の重み数系(例えば,2進数)への高速変換のハードウェアアルゴリズムの提案を研究の目的としている。算術演算システムは,従来の2進数の入出力データを持ち,内部ではSD数表現を用いた高速剰余演算を行う。高速の剰余数系-重み数系の高速相互変換回路を使用すれば,従来の演算システムと同様に応用可能となる。
今年度の研究成果として,2進SD数表現を用いた剰余数系から従来の2進数系への変更を高速に実行できるハードウェアアルゴリズムを提案した。この方法では,SD数演算の並列処理特徴を生かした。変化に必要なパラメータを演算に使いやすい形のSD数表現にすることによって,変換の基本演算回路は演算量が極めて少ないSD数加算回路と符号反転回路から構成される。また,得られたSD数表現の重み数を2進数への変換アルゴリズムを工夫した。木構造の桁上げ回路を考案し,従来の2進数アルゴリズムより高速性を有することが,回路設計およびシミュレーションによって確認された。
もう一つの研究成果は,剰余乗算逆数演算の高速アルゴリズムの提案である。剰余数系の法を2^P-1の形にしたとき,剰余演算の効率が一番効率よい回路構成が設計できることが,以前の研究成果から明らかにされている。しかし,効率的な変換アルゴリズムは提案されていない。変換手続きの中,剰余乗算逆数を求める方法が最も重要である。本研究では,SD数演算を用いた剰余乗算逆数を求める方法を提案した。
また,本研究の目的で,異なった数表現である「そろばん」数表現を着目した。今後10進数の剰余数演算システムの開発を研究内容として進めていきたい。
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