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本研究では、低速な主記憶による性能劣化を最小限に抑えるデータのプリフェッチ方式を検討するものである。プリフェッチとは、プロセッサが必要とする以前に、主記憶からデータを事前にキャッシュに取り込んでおくものである。プリフェッチは従来より研究されてきたが、現在のプロセッサが搭載しているプリフェッチ機構は、配列アクセスのような予測可能な規則的パターンにしか対応できない。このため効果は限定的である。これに対して本研究では、従来不可能とされてきた不規則なパターンを含む種々のパターンに対応できる汎用的なプリフェッチ手法を研究するものである。
本年度の成果は大きく2つある。1つは電力効率を向上させる方式を決定し、定量的評価を行ったことである。方式としては、L2キャッシュミスを起こしやすいロードを動的に発見し、それが依存する命令列のみを選択的に実行するものである。これにより、性能向上が得られると判断したときのみ本機構である先行実行を機動するよう制御できるようになった。
もう1つは、データ依存によって妨げられていた先行実行を、データ依存を削除する値予測を導入することにより促進する手法を決定し、その予備評価を行ったことである。結果予測とアドレス予測について実験を行い、アドレス予測が非常に効果的であることがわかった。この手法は従来の値予測の利用方法と異なり、予測誤りからの回復が不要で、メモリレイテンシを隠蔽する効果により大きな性能向上を達成することができた。
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