| 研究概要 |
2009年度は,これまでの研究をさらに拡張し,VLSI(大規模集積回路)のゲート内部で発生するトランジスタショートに対する故障診断法およびテスト生成法を開発した.従来LSIのテストや診断においては,ゲートレベルを対象にした研究が主流であったが,高速VLSIにおいては,ゲート内部のトランジスタの故障も深刻になってきている.中でもトランジスタノードが短絡する,トランジスタショートのテストは困難である.本研究では,トランジスタショートの故障動作を論理値レベルでモデル化し,その検出条件を詳細に調べ,論理レベルでそれを明確にした.その結果ゲートレベルのシミュレータやテスト生成ツールを利用することによって,高精度な診断法および高故障検出率のテストパターン生成法を開発した.ゲートレベルのシュミレータやテスト生成ツールは多くの企業・研究所で利用されており,それらを利用可能な手法は,実装・開発において有効であり,したがって提案法の実用化への可能性が高くなると考えられる.提案法をコンピュータ上に実装し,ベンチマークとなる回路に対してシミュレーション実験を行った結果,故障診断においては,故障候補を数個程度に絞り込むことができた.またテストパターン生成においては,すべての対象故障を検出または検出不可能と判定することができた.
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