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本年度は、圧縮スキャン環境における信号劣化を回避する手法の提案(要素技術3)及び要素技術(1～3)を融合した信号劣化回避型テスト方式の確立(総合技術)を目標に実施した結果、以下の研究成果が得られた。
研究成果1(圧縮スキャン環境における冗長ビット特定手法)
組合せ展開器を利用した圧縮スキャン環境に対応するため、被検査回路と組合せ展開器を一体化した回路モデルを構築した。その上で、故障検出に無関係な冗長ビットの抽出手法を提案した。この手法は、圧縮スキャン環境に適用できるだけではなく、冗長ビットの分布まで制御することができる。実回路ブロックを用いた実験では、圧縮率が1:8でも70%の冗長ビットを特定することに成功した。
研究成果2(クリティカルエリアに特化した(Pinoint型)キャプチャ電力削減手法)
被検査回路の中の、印加されたテストベクトルで活性化された長いパスの近傍のキャプチャ時テスト電力が異常に高い部分をクリティカルエリアとして抽出するという基本概念を提案した。更に、クリティカルエリアに影響を与える冗長ビットを抽出し、それにそのクリティカルエリア内のキャプチャ電力を減少させる論理値を決定する手法を提案した。これによって、誤テスト問題の根本原因を解決する有効な誤テスト回避方式を確立した。
研究成果3(要素技術の融合による信号劣化回避型テスト方式の確立)
今まで開発した要素技術を融合して信号劣化回避型テスト方式を実装したプロトタイプを構築した。また、1.2Mゲート級テスト回路の論理設計及びレイアウト設計を行い、評価実験を行った。その結果、本研究で提案された一連の信号劣化回避技術の有効性を確認することができた。
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