| 研究概要 |
本年度は,研究計画に従い,組合せテスト生成複雑度を有する順序回路のクラスの拡張とそのためのテスト容易化設計法について考察した.具体的な成果は以下のとおりである.
(1)部分スルー可検査性(Partial thru testability)の提案.これまでの議論を整理し,組合せテスト生成複雑度を有する順序回路のクラスとして「部分スルー可検査順序回路」を提案した.理論的な証明を完成させ,従来の「完全スルー可検査性」を真に包含するクラスを示した.
(2)時間展開モデル作成アルゴリズムおよびテスト容易化設計アルゴリズムの提案.上述した部分スルー可検査順序回路に対するテスト生成に必要な時間展開モデルを作成するためのアルゴリズムを考案した.また,与えられた一般の順序回路を,スルー機能の付加で部分スルー化検査順序回路としてテスト可能にする面積オーバーヘッド最小を指向したヒューリスティックアルゴリズムを提案した.実験により,これらの有効性を確認した。(3)本研究課題の応用拡張として,テストデータ量削減を指向したテストポイント挿入アルゴリズムを考案した.
これらの成果は,(1),(2)を一つの成果としてまとめ,また,(3)を別の成果としてまとめ,いずれも国際会議ETS (European Test Symposium)2009に投稿し,2009年5月に発表することになっている,また,(1),(2)の成果の詳細はテクニカルレポートとして本学リポジトリに登録し,また,論文雑誌に近々投稿予定である.
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