| 研究概要 |
本研究の平成19年度の目的は,(a)ソフトエラー(SE)対策VLSI回路の考案と,(b)SE対策回路のテストとテスト容易化設計を行うことである。この研究の1年間の成果として,国際会議発表1件、国内口頭発表5件,特許出願3件を行った(「11.研究発表」と「12.研究成果による産業財産権の出願、取得状況」参照)。
(a)に関しては2つの研究を行った。1つ目は,ラッチ内部に発生するSEをマスクできる従来の単一なラッチを利用して,遅延故障検出を可能にするエンハンスドスキャン構造方式を提案した。エンハンスドスキャン構造には,マスター、スレーブFFの構造が必要であるが,スレーブFFをダイナミック形とするかスタティック形とするかによって利用の仕方が異なる3つのタイプを提案した。ハードウェアオーバヘッドが小さい利点がある。2つ目は,FPGAのSEを含むシグナルインテグリティ対策として,2線論理でフォールトセキュア性を満たす構成法を提案し,そのフォールトセキュア性を証明した。
(b)に関してはSEを含むシグナルインテグリティ対策回路について2種類の研究を行った。1種類目は,2線論理回路についてであり,遅延故障検出テストの性質を明らかにし,テストの具体的な導出方法と印加方法を与え,その有効なテスト回路構成を提案した。2種類目は,2重系回路の遅延故障検出を可能とするマスタパス,スレーブパスからなる高速なテスト実行方式を提案した。
以上での研究は,SE対策を対象にしているが,それだけでなく,より広範囲なシグナルインテグリティまでも対象にした対策回路になっている点が特徴であり,その意味でも実用性が非常に高い特長がある。
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