| 研究概要 |
本研究の平成20年度の目的は,(a)ソフトエラー(SE)対策VLSI回路の考案,(b)SE対策回路のテストとテスト容易化設計,(c)考案回路の定量的有効性評価を行うことである,この研究の1年間の成果として,雑誌論文発表2件,国際会議発表4件,国内口頭発表4件を行った(「11.研究発表」参照).
(a)に関してはSE対策ラッチを考案した.普通のSE対策ラッチでは,SEパルス幅がある一定値(δとする)以下のときSEをマスクできるが,δより幅が大きいエラーパルス入力はマスクも検出もできずに誤って出力する.そこで,パルス幅がδ以下のエラー入力はマスクし,δより幅が大きいエラー入力は検出することができるSE対策ラッチを考案した.
(b)に関してはSEを含むシグナルインテグリティ対策回路について2種類の研究を行った.1種類目は,SE耐性をもつラッチでありながら,ハードウェアオーバヘッドが小さく,かつエンハンスドスキャン遅延故障検出ができる特性をもつラッチの提案である.2種類目は,2線式論理回路と2重系回路の遅延故障検出テストの具体的な導出方法と印加方法を与え,その有効なテスト実行方式を提案した.
(c)に関しては2つの研究を行った.1つ目の研究では,耐SE対策ラッチにおいて検出できない固定故障が発生した場合に,このラッチはどの程度SE耐性があるかを定量的に評価した.2つ目の研究は調査研究であり,従来に提案されたSE対策ラッチをエラー対策手法に基づいて以下の4つの種類に分類した.(1)トランジスタの型によるエラー方向性の利用,(2)ノードへの異なる信号源からの入力,(3)空間冗長の利用,(4)時間冗長の利用
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