| 研究概要 |
本研究の平成21年度の目的は,(a)ソフトエラー(SE)対策VLSI回路の考案,(b)SE対策回路のテストとテスト容易化設計,(c)考案回路の定量的有効性評価を行うこと,および最後の年度の総整理を行なうことである.この研究の1年間の成果として,雑誌論文発表1件,国際会議発表1件,国内口頭発表3件を行った(「11.研究発表」参照).
一つ目の成果は,想定内の幅の狭いソフトエラーパルスを訂正し,かつ想定外の幅の広いソフトエラーパルスとハードエラーを検出できるFFの提案である.従来手法の耐ソフトエラーFFと比較して最大で66%の面積オーバヘッドで実現できる.また,提案FFを用いた遅延故障テスト容易化スキャン設計,および2線式論理回路への適用も示している.二つ目の成果は,ソフトエラー訂正機能を有するBILBOフリップフロップの構成についての提案である.提案フリップフロップは既存のソフトエラー訂正フリップフロップであるBISERに基づいて構成されており,リコンフィギュラブルC素子を用いている.提案フリップフロップは既存のBISERとBILBOフリップフロップの単純な組み合わせと比べ,面積が11.4%小さく,CLK-Q遅延とD-CLKセットアップ時間の和が34.8%短い.三つ目の成果は,ソフトエラー耐性があるRS-FFの提案である.従来手法と比較した場合に,面積で約33%,平均消費電力で約50%の削減ができる.また動作速度は通常のRS-FFと同程度な特性をもつ.四つ目の成果は,ソフトエラーによる2重ノードの論理値の反転に対して耐性をもつ2種類のラッチAとBの提案である.提案ラッチA(B)は,通常ラッチに比べ1.75(1.98)倍の面積オーバヘッド,2.78(2.13)倍の遅延時間,1.75(2.07)倍の消費電力で実装できることを示している.
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