| 研究概要 |
本研究の目的は,高度な実時間動画像認識に応用可能な,高解像度の動画像に対応する,汎用で高性能な動領域抽出を行うVLSIプロセッサ,即ちモデルベース動領域抽出プロセッサ及びその一部であるアフィン動き推定プロセッサの研究,開発を行うことである。平成19年度には,アフィン動き推定プロセッサのVLSIアルゴリズム及びアーキテクチャを研究した。アルゴリズムの研究では,重みの2値化と画像分割法の導入により演算量とデータ転送量を同時に削減した。また,画素サンプリング法により動作周波数を50%に削減した。アーキテクチャの研究では,画素パイプライン・アーキテクチャとフレーム・オーバラップ法によりスループットを2倍にした。提案するVLSIアルゴリズム及びアーキテクチャに基づくプロセッサは動作周波数120MHzでVGA30fpsのアフィン動きモデル推定が可能である。このプロセッサをFPGA上に実装し,アフィン動きモデル推定の正常動作を確認した。実験結果より128×128画素の画像に対する処理サイクル数は434,394であり,VGA30fpsの動画像処理を120MHzで行うことが実証された。さらにカメラ,イメージキャプチャボード,FPGAボード,PCから構成される実時間検証システムを構築し,画像入力からアフィン動きモデル推定により得られた各点の動きベクトルの表示までを実時間で行えることを確認した。このプロセッサのロジック部のゲート数は348,242であり,メモリ容量は83KBである。これを0.18umプロセスで実装したときの面積は13.15mm^2と見積られた。
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