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本年は、(1)サブスレッショルド回路設計に必要な製造ばらつきのモデル化技術、(2)サブスレッショルド回路のタイミング特性の動的変動検出技術、ならびに(3)性能補償に用いる基板バイアス印加レイアウト方式について検討を行った。
(1)サブスレッショルド回路へ製造ばらつきが与える影響を評価するため、トランジスタの電流特性とリングオシレータの発振周期が観測可能なデバイスアレイを90nmプロセスで試作し、トランジスタレベルのばらつきモデルと回路特性の間の相関を評価した。2種類のパラメータにより良好な特性再現が可能であることを明らかにした。
(2)サブスレッショルド回路は温度変化に敏感であり、動的な遅延変動を検出する手法として、タイミング予告フリップフロップを用いた検出法を検討した。
(3)特性補償に用いる基板バイアス印加について、低電圧回路を前提とし、90nmプロセスで試作したテスト回路を用いて、基板電位制御性を評価した。スタンダードセル外部で基板電位を印加するレイアウト方式により、十分な電位制御性を得つつ、面積オーバーヘッドを1%程度に抑えることができることを明らかにした。
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