| 研究概要 |
本研究では、センサネットワークを構成するセンサノードに求められる、「超低電力低演算量動作」の実現に必要なデバイスモデリング、回路技術、設計技術、ならびにプロセッサアーキテクチャを開発した。製造ばらつき、特に閾値電圧のばらつきに弱い超低電圧動作について、その性能を見積もるために必要なトランジスタばらつきのモデル化技術を、90nmプロセスで試作したデバイスアレイの測定結果を基に構築した。プロセッサに不可欠なSRAMについて、低電圧動作時に十分なソフトエラー耐性を有するか、65nmプロセスで試作したSRAMを用いて0.3V動作まで評価し、実用に問題ないソフトエラー耐性を持つことを確認した。製造ばらつきに加えて温度や電源電圧といった環境変動によって速度や消費電力が大きく変化する問題について、タイミング余裕フリップフロップを用いた適応的な速度制御技術を開発した。65nmプロセスで実測により、環境変動に応じて適応的に動作が変化すること、ワースト設計よりも電力を46%削減できることを確認した。また、その設計に必要なタイミングエラー率と消費電力の見積もりについて、マルコフモデルを用いた解析モデルを開発した。低電圧動作に適したプロセッサアーキテクチャについて,ビット幅やレジスタ本数などの適正値を求めた。また、SRAMアクセス時間の大きなばらつきに対し、最悪時間ではなく平均アクセス時間で動作させるプロセッサアーキテクチャを考案し、実行時間を87%削減した。以上により、通常電源電圧の数千倍小さな消費電力700nWで動作するプロセッサが実現できた。
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