| 研究概要 |
超高速・小型可変レイテンシウェーブパイプライン化演算回路の設計に関する研究の初年度にあたる平成19年度は,1)実アプリケーションにおけるオペランドの有効ビット幅解析,2)ビットスライスによる加算回路,乗算回路の小規模化手法の検討,3)将来の半導体加工技術下における演算回路の特性調査,4)ウェーブパイプライン化のための遅延調整の検討を主に行った.
1)は本研究で提案するビットスライスによる回路規模削減,及び可変レイテンシパイプラインの有用性を確認し,本研究を遂行する為には必要且つ,重要である,検討の結果データの圧縮・解凍等に置いては顕著に有効ビット幅が少ない例が多いことを確認した.2),3)は,微細化の進んだ半導体加工技術下において,ビットスライスを用いた回路規模削減には,どのような算術アルゴリズムが適しているかの検討を行う上で,必要不可欠な事項である.PTMを用いて,複数の加算回路を350nm〜32nmのプロセステクノロジで評価し,微細化が進むと演算回路内ですら,配線遅延の影響が大きくなることを確認した.また,少ないfan-out,少ない配線量が将来の高速,提唱電力な演算回路設計に必要不可欠であることを明らかにした.これにより,将来の演算回路設計における高速・低消費電力化を試みている本研究を進める上での重要な指針を得ることができた.4)は本研究の最終段階であるウェーブパイプライン化に関する検討である.この検討では,前述の3)で得られた知見を下に,これまで,研究代表者が提案してきた遅延調整に,fan-out削減,冗長な遅延素子の削減しつつ,高精度な遅延調整を実現するアルゴリムを提案し,評価した.この結果に基づき,比較的大規模な演算回路を自動で遅延調整できる環境を構築した.
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