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半導体製造技術の進歩によりVLSIを構成する素子の微細化やシステムの大規模化が進んでいる。従来主流のクロック信号を用いる同期式システムでは、製造プロセス変動や環境変動に伴う遅延変動を考慮して大きなマージンを取らなければ正しい動作を保証することが出来ない。この問題を解決する方法の一つが、クロック信号を用いない、遅延非依存モデルに基づく非同期式設計である。しかしながら、従来手法では信号遷移数が多く、消費電力が増大するという問題があった。そこで、本研究では、信号遷移数の少ない符号を用いて、遅延変動に耐性が高く、消費電力が小さくかつ高性能なVLSIを実現する方式を確立することを目的とする。平成19年度は、国際的な半導体製造業者団体の予測に基づいて将来の遅延変動特性のモデルを生成し、アナログシミュレータHSPICEを用いてクロック信号を用いる同期式回路と従来の1-out-of-2符号に基づく非同期式回路、及び1-out-of-4符号に基づく非同期式回路の遅延変動特性の評価を行った。その結果、微細化が進むに従って提案する1-out-of-4符号を用いた回路構成が速度及び消費電力の両面で有効であることを確認した。また、1-out-of-4符号を用いた回路構成として、スタンダードセルライブラリを用いたレジスタ回路や加算回路などのプロセッサを構成するための基本的な回路要素の設計を行った。さらに、実チップを用いた評価を次年度に行うため、東京大学大規模集積システム設計教育研究センターの提供するチップ試作サービスを用いて、既存手法と提案手法を比較するチップ試作を行った。
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