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半導体製造技術の進歩によりVLSIを構成する素子の微細化やシステムの大規模化が進み、タイミングの不一致、冗長・不要部分の増加、経年による性能劣化などの問題が顕在化している。これらの問題に対し、クロック信号と呼ばれる一定周期のタイミング信号を用いず、データパスを符号化してデータ自体にタイミング情報を付加する非同期式回路設計技術を用いて高性能低消費電力回路を実現することが本研究の目的である。昨年度は1-out-of-4符号を用いた組み合わせ回路の設計とシミュレーションによる評価を行い、速度性能及び消費電力の両面で有効であることを確認した。また、昨年度試作したチップなどの評価を行い、m-out-of-n符号を用いた回路に関して、本手法の有効性を確認した。
m-out-of-n符号を用いた非同期式回路は、一般的な2値符号を用いた回路と比較して回路規模が大きくなるため、微細化が進むとリーク電力の影響が大きくなる。そこで、平成20年度は、m-out-of-n符号を用いた非同期式回路に対して、回路が動作していない休止相状態では回路の状態が一意に定まることに着目し、オフ状態となっているトランジスタにリーク電流の小さい高スレッショルド電圧トランジスタを適用する手法、及び、休止相状態で保持された値が反転しないようにパワースイッチトランジスタと接続する手法を提案し、90nmプロセスを用いて評価を行った。その結果、前者は30%の速度低下はあるものの80%以上のリーク電力削減を細粒度に実現することが出来ることを確認し、後者では91%以上のリーク電力削減が可能であることを確認した。
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