| 研究概要 |
本年度はLSIの組込自己テスト (Built-in Self Test : BIST) の耐故障設計手法を確立することが目的であったが, 耐故障性をもつ新しい応答圧縮器 (BISTを行うための構成要素の1つであり, テスト結果を保持する回路) である「符号化応答圧縮器」を提案することで, 目的であるBIST手法の耐故障設計手法を確立できた.
前半では, 耐故障テスト生成器であるEBIST手法の数学的解析結果を応用することで, 符号化応答圧縮器の原理を導いた. この原理に基づいて応答圧縮器を設計すれば, 応答圧縮器が壊れていていたとしても, BIST手法によるテスト対象回路が故障した場合は必ずそのテスト結果が不良となることを, さらにテスト対象回路が正常である場合は高い確率で応答圧縮器だけが壊れているというテスト結果を保持することが保証できる. 後半では, 提案した符号化応答圧縮器を用いたBIST手法のための対故障設計手法を確立し, 提案した符号化応答圧縮器の評価を行った. 評価はロジックBISTとオンラインテストを対象に計算器実験により行った. 評価結果からは, 提案した符号化応答圧縮器はほぼ100%の耐故障性を, 従来の耐故障性を考えない応答圧縮器に比べて1.6倍のハードウェアサイズで実現できることがわかった. なお, メモリBISTなどの他の環境を対象とした評価も計画として挙げていたが, これらは今後の課題である.
今後は符号化応答圧縮器の能力に関する確率モデルによる解析的評価を行い, 上記計算機実験による評価と併せて, 国際会議での発表, 論文誌への投稿を予定している.
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