研究概要 |
ナノデバイスの商業的成功のためには、安価なナノデバイス製造技術の確立が喫緊の課題である。ナノデバイス製造技術の候補である三つのリソグラフィ技術、フォトリソグラフィ技術、電子線直接描画技術, 及びナノインプリント技術、のいずれにおいても、多かれ少なかれ電子線描画技術に頼らざるを得ない。原版あるいは集積回路といった描画対象に図形パターンを加工する際に、電子線描画に要するコストは電子線描画装置の使用時間、すなわち電子線描画時間、によって決定される。数10億個のトランジスタが1チップ上に搭載可能な現在、電子線描画コストは甚大であり、ナノデバイスの商業的実現のためには電子線描画時間の削減が重要課題である。 本研究課題においては、集積回路製造において重要な電子線描画技術におけるコストを削減すべく、電子線描画時間を削減する集積回路設計自動化技術を確立した。単一カラムセル描画(SCC)装置装置、及び複数カラムセル(MCC)描画装置において、CPアパーチャ・マスク上に搭載される論理ゲート集合、及びキャラクタの大きさを最適にし、電子線描画時間を最小化する技術を確立した。また、SCC描画装置及びMCC描画装置に対する論理合成技術を確立し、集積回路の性能、及び製造コストの間のトレードオフを図ることを可能にした。 第一に、MCC描画装置のCPアパーチャ・マスクに対する論理ゲート集合最適化技術を確立した。SCC描画装置向けに生成されたCPアパーチャ・マスクをMCC描画装置に用いた場合の描画時間と比較して、本技術は最大33.4%の電子線描画時間を削減した。 第二に、MCC描画装置のCPアパーチャ・マスク上のキャラクタの大きさを最適化し、電子線描画時間を最小化する技術を確立した。描画装置メーカが規定するキャラクタの大きさを用いた場合の電子線描画時間と比較して、本技術は最大70.6%の電子線描画時間を削減した。
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