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本研究では、製造されたLSIを低コストでテストする、また製造チップの歩留まり向上を目的とし、許容故障に関する研究を進めている.平成19年度の研究計画として、回路用途や回路構造に依存する故障の許容性解析、および許容故障の定義を計画していた.様々な回路について、その特徴や回路構造に基づきながら故障の許容性を解析する中で、1つの成果として、計算結果(出力)がある値に収束する回路において、新たに一時故障の許容性を定義した.従来手法では、正常回路と同じ値に収束する場合に限り、その一時故障を許容としているのに対し、提案する定義では、ある許容誤差内に収束する場合でもその一時故障を許容とする.これにより許容される故障数は増加する.この新たに定義した許容故障が、従来の許容故障に比べてどの程度存在するのか、また回路のどの辺りに多く分布するのかを調査したところ、評価に使った回路では、従来法より多くの許容故障を見つけることができた.また、故障に強い仕組みをどこに入れれば低コストで効率的な設計ができるのかを提案する足がかりになると考える.今後は、この定義した許容故障を効率良く見つけるためのアルゴリズムの提案が課題となる.
LSIのテストを低コストで行うにあたって、回路に印可するテストパタン数が少ない、もしくは高品質なテストパタンを高速に生成することが挙げられる.従来の手法として、許容できない故障に対してのみテストパタンを生成するアルゴリズムが提案されている.この手法は、許容故障にはテストパタンを生成しないため、テストパタン数の削減が期待できるが、アルゴリズムが複雑化するためテスト生成に要する時間が長くなっている.本年度は、回路構造から明らかに許容できる故障を予め判定する手法の提案にも着手しており、有効な手法が提案できればテストパタン生成の前処理として高速に許容故障を判定することができる.これらが本年度の研究成果となる.
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