| 研究概要 |
近年の無線通信ではMIMOやOFDM方式に代表されるディジタル無線通信技術の発展に伴い, 送受可能なデータ伝送容量が飛躍的に向上している. 今後のベースバンド処理回路はさらに大容量のデータを処理し, より高い誤り訂正性能を持つ符号・復号器を導入するなど今後も高い演算処理性能が要求されていくが, 高性能・大規模化に伴うリスクは消費電力の増加であり, 処理性能に比例して増加する. 本研究課題では通信環境が良好と劣悪な場合で求められるビット誤り訂正能力が異なることに着目し, 動作環境に応じて回路の演算語長を適応的に制御することで誤り訂正回路の消費エネルギー量を削減する方法を検討する. 本年度はViterbiデコーダ及びLDPC復号器の設計, 低消費電力アルゴリズム/アーキクチャの研究開発を行った. Viterbiデコーダでは基数2及び基数4の基本構成回路と可変ビット長を導入した場合の提案回路との比較評価を行った. 可変ビット長回路はOFDM受信機側のパケット受信成功もくしは失敗情報に基づいて演算精度を可変するものでありViterbiデコーダの入力ビットを1〜8ビットで可変化させる. 上記可変アルゴリズムで動作するゲーデッドクロック制御を導入した提案法のViterbiデコーダは通信環境が良好な条件で最大32%の消費電力削減を可能とした. また, 0.18μm CMOSプロセスにおいて提案回路のチップ試作を実施した.
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