| 研究概要 |
90nmや65nmなどのLSIのテクノロジノードの微細化に伴い,設計費用の高騰化や設計時間の長期化が深刻となっている。これらの問題を解決するために,レチクル費用を1/3以下に削減し設計時間と製造TATを短縮する,マスタースライス方式のストラクチャードASIC(Gate Array/embedded array)に着目する。マスタースライスは「品種毎に配線層の一部のみ可変層とし,複数品種共通で残りの配線層とバルク層を共通化」する工夫で製造TATと製造コスト(レチクル費用)を削減する方式である。
本研究では,1)配線層数(レチクル)削減の最適化,2)タイミングクロージャ容易な配置、配線手法,3)IPマクロの最適な配置方法,4)シグナルインテグリティ(電圧降下対策,クロストーク対策)の容易化,などの確立を目的とするマスタースライス方式の新しいアーキテクチャを明らかにし,定量的に評価を行う。
1年目では,0.18umテクノロジノードのスタンダードセルベースのフロントエンドとバックエンドの設計環境の構築が完了した。具体的には,東京大学VDEC提供の業界標準ツールである,a)論理合成ツール(デザインコンパイラ等),b)STA(静的タイミング解析)(Prime Time等),c)自動配置配線ツール(SoC Encounter等),d)回路シミュレーター(HSPICE等),e)ライブラリキャラクタライザー(Signal Storm等),などの各種設計ツールの立ち上げが完了し,実設計環境が整った。
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