| 研究概要 |
90nmや65nmなどのLSIのテクノロジノードの微細化に伴い、設計費用の高騰化や設計時間の長期化が深刻となっている。これらの問題を解決するために、レチクル費用を1/3以下に削減し設計時間と製造TATを短縮する、マスタースライス方式のストラクチャードASIC(Gate Array/embedded array)に着目する。マスタースライスは「品種毎に配線層の一部のみ可変層とし、複数品種共通で残りの配線層とバルク層を共通化」する工夫で製造TATと製造コスト(レチクル費用)を削減する方式である。
H20年度は、Cadence社First EncounterベースにストラクチャードASIC用に設計フローを構築しなおした。物理検証がパスできる品質を目指し、スタンダードセル、I/Oセル、RAMマクロ等の配置制御を工夫し、マクロ配置や信号配線、電源配線の自動配線をクリアした。本設計フローを東大VDEC提供のロームCMOS 0.18μmの実設計に適用し、SSOノイズ測定用の2.5mm角のTEGを試作した。本TEGはSSOノイズを測定するため、出力I/Oの同時スイッチング割合を調整可能な構成とした。TEGの1辺から取り出せる最大32本I/Oに対して、電源I/O(VDD, VDE, VSS)の配置、出力I/Oの駆動能力や本数等のパラメータを振り分け、SSOノイズに強い・弱い構成にした。東西の各辺に駆動能力が異なる最大20本のAggressor(出力I/O)を配置し、東西の中央に1本のVictim(入力I/O)を設け、Victimの遅延量を測定できる構成をとった。2009年2月末のTEG納品後、3月に測定用治具、電源回路を製作し、基本的なSSOノイズの発生とVictimの影響波形(3MHzの方形波)の2点が確認でき、構築した設計フローの有益さを確認した。
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