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本研究は、スパイキングニューラルネットワーク(SNN)専用回路アーキテクチャを実現するニューロモーフィックチップ(NC)システムの提案・設計・検証・評価を一貫に行い、STT-MRAMに基づく高速・低消費電力のメモリタイプ不揮発NC回路アーキテクチャの確立を目的としている。
2019年度からは、東北大学独創のSTT-MRAMをベースに2値/多値のシナプス回路モデルと電圧モード/電流モードニューロン回路モデルの提案・比較を行い、MTJ素子実測特性に基づく高精度SPICE回路シミュレーションにより、多値シナプス及び電圧モードニューロンのNCアーキテクチャの高速と低消費電力性能を検証できた。2020年度には、1Kシナプス/1個ニューロン体から構成される不揮発ニューロンユニット回路と、1Mシナプス/１Kニューロンの不揮発NCコア（シングルレイア）回路の設計を完成し、10ns高速スパイク入力に対するスパイクタイミング依存可塑性(STDP)学習とSNN認識の回路動作を検証できた。それに踏まえて、最終年度では、55nm-CMOS/56nm-MTJ混載技術に基づき、8レイアの深層SNNを実現する4Kシナプス/64ニューロンのNCコアを8個備えた不揮発NCシステムの全体設計を完成し、20nsスパイクの高速学習認識・高速自律パワーゲーティングの動作検証とμWレベルの低消費電力達成に成功し、応答速度・消費電力・回路面積上の大きな性能優位性を示した。本研究は上記成果に基づいて特許中心に知財化を進め、研究期間内で計9つの国内/国外特許を出願した。加えて、提案不揮発NCシステムに適するSTT-MRAM構成や高速パワーゲーティング等の要素技術の検討、及び、不揮発NCシステムの学習と認識における性能比較のためのK-means学習回路やCNN認識回路等の検討も含めて、学術論文7件と国際学会論文４件を発表した。
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