| 研究課題/領域番号 |
19K11883
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| 研究機関 | 帝京平成大学 |
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研究代表者 |
蜂屋 孝太郎 帝京平成大学, 現代ライフ学部, 講師 (40540381)
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| 研究期間 (年度) |
2019-04-01 – 2023-03-31
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| キーワード | 3次元集積回路 / 電源分配 / 構造テスト / シリコン貫通ビア / オープン故障 |
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| 研究実績の概要 |
2つのチップを積層する3次元集積回路(3D-IC)において、各チップ内の電源分配網を接続するシリコン貫通ビア(TSV)の断線（オープン故障）をテストする手法を考案し、シミュレーションによる実験を実施して学会発表を行った。3D-IC内部の電源分配網を外部の電源と接続するための電源端子となるマイクロバンプを、全ての電源供給用TSVの直下もしくは近傍に配置し、マイクロバンプ間の抵抗を測定することによりオープン故障を検出する手法を開発した。テスト対象のTSVにオープン故障が発生したときと故障が無いときとで抵抗が大きく変化するマイクロバンプ間抵抗を測定することで故障を検出する。当初実施したシミュレーションによる実験では、次の2つの課題が見つかった。1) 診断性能が実用レベルに達していない（誤診断の確率が高すぎる）、2) 抵抗測定回数が多い。前者の課題を解決するために、製造ばらつきをキャンセルする手法（ばらつきキャンセル法）とTSV抵抗の変化に対する感度を増大させる手法（感度増大法）を考案した。後者の課題を解決するために、マイクロバンプをTSVの直下ではなく、2つのTSVの中間に配置する手法（中間型マイクロバンプ配置）を考案した。シミュレーションによる実験結果では、これらの改良手法を適用することにより、実用レベルの診断性能を少ない測定回数で実現できることを示すことができた。
上記のテスト手法では、3D-IC外部のテスト装置により抵抗測定を行っていたが、抵抗測定回路を3D-IC内のチップに搭載して自己テスト化(BIST化)する手法を考案した。現在、シミュレーションによる実験を実施中である。
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| 現在までの達成度 (区分) |
現在までの達成度 (区分)
3: やや遅れている
理由
現時点の提案手法では3D-IC外部のテスト装置で抵抗測定を行っているが、抵抗測定回路を3D-IC内のチップに搭載し自己テスト化(BIST化)する手法も当年度に研究を完了する予定であった。しかしこのBIST化の研究は、回路方式の検討までは終わったものの、実験を終えることができなかった。実験および学会発表は次年度に実施予定である。
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| 今後の研究の推進方策 |
電源供給用TSVのBIST化の実験を継続するのと並行して、当初計画どおり下記の研究を実施する。
チップ内の電源分配のテスト手法の研究（2020年4月～2021年3月）：電源系が1つだけしか存在しない場合の構造テスト手法を検討する。チップ内の電源分配網は電源配線とデカップリング容量とで構成される。電源配線については3D-ICにおけるTSVの故障と同様に、各配線セグメントの断線や電源-グランド間のショートを電源端子間の抵抗測定により検出できるかどうかを明らかにする。また、電源-グランド間の容量を測定することでデカップリング容量をテストすることができるかどうかを明らかにする。このようなチップ外部の測定器によるテストが可能であることを確認した後、チップ内に抵抗測定回路や容量測定回路を搭載し、自己テスト化(BIST化)する手法を検討しその実用性を示す。これらの実験はシミュレーションにより行う。
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| 次年度使用額が生じた理由 |
2020年3月に開催された国際学会 Design, Automation and Test in Europe Conference がバーチャル会議（オンライン会議）での開催となり、旅費の支出がなくなったため次年度使用額が生じた。
次年度予算は主に、チップ内に搭載する測定回路を設計するために必要となる、集積回路設計の講習会受講参加費（75千円）と設計システム構築費（510千円）として使用する。さらに論文誌（オープンアクセス3件）投稿費用（320千円）としても使用する。
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