| 研究課題/領域番号 |
19K11886
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| 研究機関 | 早稲田大学 |
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研究代表者 |
柳澤 政生 早稲田大学, 理工学術院, 教授 (30170781)
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| 研究期間 (年度) |
2019-04-01 – 2022-03-31
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| キーワード | 頑健 / 集積回路 / LSI設計 / ソフトエラー耐性 |
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| 研究実績の概要 |
本研究では集積回路（LSI）を外部から攻撃することを「侵襲」と呼ぶことにする。侵襲には「人による故意の侵襲」と「自然界に存在する侵襲」の2種類がある。近年、IoTデバイスの普及に伴い、より多くの情報機器がインターネットに接続され、個々のデバイスにおける情報の暗号化が重要となって来ている。暗号システムをハードウェアで実装する際、サイドチャネル攻撃（人による故意の侵襲）による暗号解読に注意が必要である。本研究では、故意の侵襲を受けても、それを察知し、暗号が解読されない集積回路を提案・設計することを第1の目的とする。自然界では放射線が回路に衝突すること（自然界に存在する侵襲）によってソフトエラーと呼ばれる一時的なエラー（信号の反転）が集積回路内に発生する。本研究では、上記の暗号回路にソフトエラーが生じても回路自身がエラーを修復する機能をもたせた集積回路を提案・設計することを第2の目的とする。
ソフトエラー耐性に関する既存技術の問題点として出力のノードが弱点であることが挙げられる。既存の耐ソフトエラー技術では出力のノードをソフトエラーから回復させるまでに時間がかかるため、エラーが後続の回路に伝搬してしまう可能性がある。その結果、回路の誤動作を引き起こし、大きな障害に繋がる恐れがある。また、微細化と共に複数ノードにおけるソフトエラーの発生率が高まっている。そのため、SNU（Single Node Upset）だけでなくDNU（Double-node upset）におけるエラー回復機能および検出機能をもつラッチ回路を提案した。さらに、TDRHL回路はTNU（Triple-node upset）に対して、一定の条件でも検出できることが確認した。既存検出ラッチ(sPGTD)と比較して82.70%、耐DNUラッチ回路（SEID）と比較して59.44%のPDPを削減できることを示した。
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| 現在までの達成度 (区分) |
現在までの達成度 (区分)
2: おおむね順調に進展している
理由
本年度は、当初、計画していたように、「研究計画調書」に記載したことをはじめとして研究を行った。特に、「研究実績の概要」に記載したように、耐ソフトエラーラッチの設計において優れた研究成果を得ることができた。来年度は上記研究成果をさらに進展させてゆく。
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| 今後の研究の推進方策 |
今後は、当初の計画に従い、研究を進めていく。可能ならば、研究の推進速度を速める。具体的には、以下の通りである。
１．C-elementを活用することにより、高いソフトエラー耐性をもたせた回路設計
２． タイミングエラー予測によるばらつき耐性をもつ回路設計技術
３． 時間的に余裕があれば、PCM (phase change memory) といた不揮発性メモリ（NVM: non-volatile memories）やSTT-RAM (spin transfer torque RAM) を利用した回路の設計に関しても研究したい。
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| 次年度使用額が生じた理由 |
出張旅費と人件費が予定よりも少額であったために、次年度使用額が生じた。本年度に予定以上の研究成果を発表する可能性があるため、この学会出張旅費に充当するとともに、アルバイト謝金での支出を見込んでいる。
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