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昨年度（2020年度）に引き続き、直接RFサンプリング受信機の要素回路を65 nm CMOSプロセスで設計した。その後、受信機全体を構築し、その集積回路（IC）チップを試作した。
1. 65 nm CMOSのデザインキットに含まれているスタンダードセルのみを用いて、A/D変換器の電圧制御発振器（VCO）を配置配線・論理合成した。
2. 上記と同じデザインキットを用いてデジタルフロントエンドの回路を論理合成・配置配線した。フロントエンド内のCICフィルタのデシメーション数を2から8に変えることで、デジタル回路の消費電力が13.3 mWから6.4 mWに削減できることをシミュレーションで示した。
3. MATLAB/Simulink上でADC、受信機、デジタル補正（信号処理）を構成した。デジタル信号処理によりA/D変換器から生じる不要波（ADC間のチャネルミスマッチと3次歪みによる）を除去し、SFDR（Spurious Free Dynamic Range）を54.8 dBから66.7 dBに改善できることをシミュレーションで示した。
4. 同CMOSプロセスで受信機のICチップを試作したが、チップは動作しなかった。
これらの研究成果を査読付き国際会議で論文(1件)として発表し、さらに国内の学会でも報告(1件)した。
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